சினாப்சிஸ், உலகின் முதல் 3D PCIe 6.0 சோதனை சிப்பின் சிலிகான் முடிவுகளை வெளியிட்டுள்ளது. இது 5nm தொழில்நுட்பத்தில் உருவாக்கப்பட்ட ஒரு PHY (Physical Layer) ஆகும், இது முகநூல்-முகநூல் (face-to-face) மூன்று-பரிமாண ஸ்டாக் பேக்கேஜில் ஒருங்கிணைக்கப்பட்டுள்ளது. இந்த சிப், PAM4 சிக்னலிங் மூலம் ஒவ்வொரு லேனிலும் 64 GT/s வேகத்திலும், எட்டு-லேன் இணைப்பில் அதிகபட்சம் 128 GB/s வேகத்திலும் இயங்குகிறது; மேலும் இதன் ரிசீவர் ஐஸ் (receiver eyes), தரநிலையின் பிட் எரர் ரேட் (BER) தேவைகளை நிறைவு செய்கின்றன. நிறுவனத்தின் வலைத்தள வலைப்பதிவில் கூறப்பட்டுள்ளபடி, இந்த முன்னேற்றத்தை அடைய, ஏற்கனவே இருந்த 2D PCIe 6.0 சோதனை சிப்பை பிரித்து, திரூ-சிலிகான் வையாஸ் (TSVs) சேர்த்து, மூன்று-பரிமாண செயல்முறை வடிவமைப்பு கிட்ஸ் (PDKs) க்கு ஏற்ப மீண்டும் சர்க்யூட் வடிவமைப்பு மற்றும் சைன்-ஆஃப் (signoff) செய்யப்பட்டுள்ளது.
ஒற்றை-சிப் (monolithic) சிப்களில், PCIe PHY-கள் டை வின் வெளிப்புற விளிம்பில், பேக்கேஜ் I/O இணைப்புகளுக்கு அருகிலேயே அமைக்கப்படுகின்றன. இது சப்ஸ்ட்ரேட்டுக்கு செல்லும் ட்ரேஸ்களின் நீளத்தைக் குறைத்து, குறைபாடு (attenuation) மற்றும் பிரதிபலிப்புகள் (reflections) கட்டுப்பாட்டில் இருக்க உதவுகிறது. 2.5D பேக்கேஜிங் இந்த அமைப்பை பராமரிக்கிறது, அதாவது PHY-களை வெளிப்புற சிப்லெட்களின் வெளிப்புற விளிம்பில் வைக்கிறது. ஆனால் முகநூல்-முகநூல் ஹைப்ரிட் பாண்டிங் (hybrid bonding) இந்த விருப்பத்தை நீக்குகிறது. அடிப்படை டை (bottom die) தலைகீழாகத் திருப்பப்பட்டு, அதன் ரிடிஸ்டிரிபியூஷன் லேயர் (RDL), மேலே உள்ள லாஜிக் டையின் RDL-உடன் இணைக்கப்படுகிறது. இதனால், PCIe PHY-கள் அவற்றை அடைய வேண்டிய சப்ஸ்ட்ரேட்டிலிருந்து விலகி நிற்கின்றன. இதற்கு பதிலாக, சிக்னல்கள் சிலிகானில் வெட்டப்பட்ட வையாஸ் வழியாகக் கீழே செல்கின்றன.
ஒவ்வொரு TSV-ம் செயல்பாட்டு சிலிகான் வழியாகச் செல்கிறது மற்றும் அதற்கு சுற்றியுள்ள பஃபர் தேவைப்படுவதால், வையாஸ்களை PHY அமைந்திருக்கும் எந்த இடத்திலும் சுதந்திரமாக வெட்ட முடியாது. சினாப்சிஸின் தயாரிப்பு மேலாண்மையின் குழு இயக்க இயக்குநர் மன்மீத் வாலியா, 'நீங்கள் பொதுவாக பேக்கேஜ் சப்ஸ்ட்ரேட்டுக்கு நேராகக் கீழே துளை வெட்டுவதில்லை' என்று எலெக்ட்ரானிக் டிசைன் பத்திரிகைக்குத் தெரிவித்தார். அவர் மேலும், சிக்னல் வழியமைப்பு (routing) முதலில் மேல் உலோக அடுக்குகளில் ஏறி, பின் திசையை மாற்றிக் கீழே இறங்க வேண்டும் என்றும் கூறினார்.
வாலியா, மூன்று-பரிமாணத்தில் மின்னோட்ட இழப்பு (electromigration) மற்றும் வடிவமைப்பு விதிகள் கணிசமாக மாறுவதாகவும், வையாஸ் எண்ணிக்கை என்பது பேண்ட்விட்த் மற்றும் சிக்னல்கள் ஒன்றை ஒன்று குறுக்கிடுவதற்கு இடையேயான சமநிலையாகும் என்றும், சிப் ஸ்டாக்கின் கீழே உள்ள PHY-களின் பாதையில் வாடிக்கையாளரின் லாஜிக் சிப் அமைந்திருப்பது ஒரு சவாலாகும் என்றும் கூறினார். இந்த சவாலை சினாப்சிஸ், வடிவமைப்பு தோறும் படிப்படியாகத் தீர்க்க முயற்சிக்கிறது. PCIe 5.0 வரை பயன்படுத்தப்பட்ட NRZ சிக்னலிங்கை விட, PAM4 சிக்னலிங் ஒவ்வொரு சிம்பலிலும் இரண்டு பிட்களை அடைத்து வைப்பதால், பிழைகளுக்கு குறைந்த இடமே விடுகிறது.
ஃபுஜிட்ஸுவின் மோனாகா செயலி (Monaka processor), இதற்கு எதிரான அணுகுமுறையை எடுத்துள்ளது: நான்கு N2 கணிப்பொறி சிப்லெட்களை (144 Armv9 கோர்களுடன்), N5 SRAM சிப்லெட்களுடன் முகநூல்-முகநூல் ஹைப்ரிட் காப்பர் பாண்டிங் மூலம் ஸ்டாக் செய்து, பின் 12 DDR5 சேனல்களுக்கான மெமரி கண்ட்ரோலர்கள் மற்றும் PHY-களை, பாண்டிங் ஸ்டாக்கிற்குள் அல்லாமல், தனியாகவும், ஒப்பீட்டளவில் பெரிய I/O டையிலும் வைத்துள்ளது.
PCIe தலைமுறைகள் பெரும்பாலும் தரநிலையின் வரலாற்றில் ஐந்து முதல் ஏழு ஆண்டுகளுக்கு ஒருமுறை வெளியாகின. இப்போது அவை தோராயமாக இரண்டு ஆண்டுகளுக்கு ஒருமுறை வெளியாகின்றன. Gen 8 தரநிலை 2028-இல் 256 GT/s வேகத்தில் ஒவ்வொரு லேனுக்கும் வெளியாக உள்ளது. வாலியா, எலெக்ட்ரானிக் டிசைனுக்கு அடுத்த மாற்றம் 3.5D பேக்கேஜிங்கில் வரும் என்றும், அதில் PCIe PHY-கள் கீழே உள்ள டையிலிருந்து முற்றிலும் நீக்கப்பட்டு, UCIe (Universal Chiplet Interconnect Express) ஆல் மாற்றப்பட்டு, இணைப்பு பலகையில் (interposer) பக்கத்தில் அமைந்த சிப்லெட்டிற்கு மாற்றப்படும் என்றும் கூறினார். இந்த சிப்லெட், ஈதர்நெட், PCIe மற்றும் CXL ஆகியவற்றிற்கான பல-புரோட்டோகால் ஹப் (multi-protocol hub) ஆகச் செயல்படும். சினாப்சிஸ் இதற்கு எந்த வெளியீட்டு தேதியையும் அறிவிக்கவில்லை. அதன் வலைப்பதிவு, முன்னணி வாடிக்கையாளர்கள் தங்கள் ஸ்டாக்குகளின் மேல் டைகளுக்காக ஆங்ஸ்ட்ராம்-வகை செயல்முறை தொழில்நுட்பங்களை மதிப்பீடு செய்து வருவதாகக் குறிப்பிடுகிறது.
டாம்ஸ் ஹார்ட்வேரை Google News-இல் பின்தொடரவும், அல்லது உங்கள் செய்திகளை பெற அதை முன்னுரிமை மூலமாகச் சேர்த்துக் கொள்ளவும்.
டாம்ஸ் ஹார்ட்வேரின் சிறந்த செய்திகள் மற்றும் ஆழமான மதிப்பாய்வுகளை உங்கள் மின்னஞ்சலில் நேரடியாகப் பெறவும்.
லூக் ஜேம்ஸ் ஒரு சுதந்திர எழுத்தாளரும், பத்திரிகையாளரும் ஆவார். அவரது பின்னணி சட்டத்தில் இருந்தாலும், அவருக்கு தொழில்நுட்பம், குறிப்பாக ஹார்ட்வேர் மற்றும் மைக்ரோஎலெக்ட்ரானிக்ஸ், மேலும் சட்ட ஒழுங்குமுறை தொடர்பான அனைத்து விஷயங்களிலும் தனிப்பட்ட ஆர்வம் உள்ளது.